隨著芯片制程逐步推進到5nm及以下，下一步技術節(jié)點將會朝著哪個方向如何發(fā)展，也成為了業(yè)內人士十分關注的話題。

過去人們談及芯片制程發(fā)展，往往都繞不開英特爾創(chuàng)始人之一戈登·摩爾早年提出的“摩爾定律”——芯片上的晶體管數量約每隔18-24個月增加一倍，性能也將提升一倍。

但如今芯片制程節(jié)點已步入緩慢發(fā)展的階段，同時有業(yè)內人士希望在十年內將節(jié)點從5nm推進至1nm，到時摩爾定律是否會徹底失效？衡量半導體進步的方法又有哪些？如何從度量的角度重新看待半導體發(fā)展？

針對這一話題，IEEE（美國電氣電子工程師學會）在旗艦刊物《IEEE Spectrum》中特別發(fā)表了一篇文章，認為在摩爾定律逐漸失效的當下，現階段以芯片制程來命名的方法已不夠準確，需要提出一種新的芯片命名方法來標志半導體行業(yè)的發(fā)展。

其中，GMT度量法和LMC度量法則是目前學術界內較為主流的兩大新命名法。以下為編譯原文：

一、傳統(tǒng)芯片命名法標準：柵極長度和金屬半節(jié)距

當前行業(yè)對半導體技術節(jié)點系統(tǒng)的命名方法與芯片實際的物理特征之間存在脫節(jié)，并且這一命名錯誤的現象已持續(xù)了大約20年。例如，命名“7nm”的晶體管實際上它的關鍵特征要比物理“7nm”大得多。

也就是說，即便行業(yè)不再需要對CMOS晶體管的幾何結構進行壓縮。同時，以節(jié)點為中心的半導體發(fā)展觀點不能再像以前一樣為行業(yè)指明前進的方向。

▲在20世紀90年代中期之前，邏輯技術節(jié)點等同其制造的CMOS晶體管的柵極長度。

有一種用來衡量晶體管集成密度的度量標準主要是尺寸，也稱為金屬半節(jié)距（metal half-pitch）和柵極長度（gate length）。

其中，金屬半節(jié)距是芯片從上一個金屬互連起點到下一個金屬互連起點的一半距離。

在二維晶體管設計中，柵極長度主要是測量晶體管源極和漏極之間的空間，該空間里有著能控制源極和漏極之間電子流動的柵極堆棧。由于柵極的長短影響著開關器件的速度，因此柵極長度是決定晶體管性能的最重要尺寸單位。

在柵極長度和金屬半節(jié)距大致相等的時代，它們代表了芯片制造技術的標志性特征。每一代芯片的柵極長度和金屬半節(jié)距通常都會縮小30%，使得晶體管密度增加一倍，面積減半。

直到20世紀90年代中期，柵極長度和金屬半節(jié)距的數據發(fā)展開始不一致。為了繼續(xù)推動芯片速度和效率的發(fā)展，芯片制造商積極縮小了柵極長度。例如，使用所謂的130nm節(jié)點制造的晶體管，實際上有70nm的柵極。

這一方式導致的結果是，摩爾定律密度不斷加倍延續(xù)，但柵極長度會不成比例地縮小。在大多數情況下，行業(yè)仍然遵循舊的節(jié)點命名習慣。

基于此，行業(yè)應該尋找一個更好的替代方式來標記半導體行業(yè)的里程碑發(fā)展。

二、GMT命名法：創(chuàng)建邏輯的“最小公分母”

21世紀初，工程師們找到了讓芯片不斷改進的方法。例如，部分晶體管通過應變硅技術，可使電荷載流子能在較低的電壓下更快地遷移，從而提高CMOS器件的速度和功率效率，且不會使柵極長度變得更短。

由于電流泄漏問題，研究人員需要對CMOS晶體管的結構進行調整。2011年，英特爾在開發(fā)22nm工藝節(jié)點時，改用了FinFET工藝技術，使芯片柵極長度為26nm、半節(jié)距為40nm、鰭片為8nm。

IEEE終身研究員和英特爾資深人士Paolo Gargini談到，現在行業(yè)中普遍使用的節(jié)點命名方法在未來將毫無意義，因為它與芯片上實際相關的任何尺寸都沒有關系。因此，芯片行業(yè)需要尋找一個新的衡量標準。

一個解決方案是簡單地根據晶體管重要實際特性的大小，重新調整命名法。但這并不意味著回到用柵極的長度來命名，而是使用兩種方法來表示制造邏輯晶體管所需面積的實際限制。

其中，一種叫做接觸柵間距，指一個晶體管柵極到另一個晶體管柵極之間的最小距離；另一個重要的度量是金屬間距，主要測量兩個水平互連之間的最小距離。

Arm首席研究工程師Brian Cline解釋，這兩個度量標準是在新制程節(jié)點中創(chuàng)建邏輯的“最小公分母”，兩個值的乘積估計了晶體管的最小可能面積。

今年四月，IEEE國際設備和系統(tǒng)路線圖（IRDS）主席Gargini提出，建議芯片行業(yè)采用接觸式柵極節(jié)距（G）、金屬節(jié)距（M）、層數（T）這三項指標來“回歸現實”。“要評估晶體管密度，你只需要知道這三個參數。”Gargini說。

IRDS的路線圖顯示，行業(yè)即將推出的5nm芯片的接觸柵距為48nm，金屬間距為36nm，并具有單層結構，即公制G48M36T1。

▲GMT方法。光刻技術的局限性：極紫外光刻（EUV）是當前行業(yè)最先進的光刻技術，其依賴波長為135mm的光。這意味著芯片尺寸將很快停止縮小，芯片制造商將不得不轉向單片3D集成，增加晶體管層次，以保持硅CMOS密度的增加。GMT方法通過說明柵極節(jié)距和金屬節(jié)距的大小，以及層數來對此進行標注。

與節(jié)點命名法一樣，GMT度量標準的柵極間距和金屬間距值將在未來十年內繼續(xù)縮小。但它們的發(fā)展速度會越來越慢，按照目前進展，大約需要10年后才可達到終點。屆時，金屬間距將接近極紫外光刻（EUV）能解決的極限。

“大約在2029年，我們的光刻技術就會到達極限?！盙argini認為，在這之后，芯片技術前進的方向就是堆疊，這是增加晶體管密度的唯一方法。

與此同時，層數（T）將變得非常重要。目前先進的硅CMOS是單層晶體管，由十幾個金屬互連層連接到電路中。如果能構建兩層晶體管，器件的密度將提高一倍。

十多年來，工業(yè)研究人員一直在探索生產“單片3D集成電路”的方法，這種芯片是將晶體管層層疊起。但這并非易事，因為硅加工的溫度通常很高，以至于建造一層時會對另一層造成損壞。

目前，比利時納米技術研究公司Imec、法國的CEA-Leti、英特爾等公司和研究機構正在開發(fā)一種技術，可以在CMOS邏輯中構建兩種類型的晶體管技術（NMOS和PMOS）。

還有一種非硅技術也能更快地推動單片3D集成的發(fā)展。例如，麻省理工學院教授Max Shulaker和其同事參與了“依賴于碳納米管晶體管層的3D芯片”的開發(fā)。

此外，還有一部分群體則致力于研究在硅上方的金屬互連層內構建邏輯或存儲設備，包括用原子稀薄的半導體（如二硫化鎢）制成的微機械繼電器和晶體管。

三、LMC度量法：以邏輯、存儲、連接密度為標準的度量方法

大約在一年前，一群著名的學者聚集在美國加州大學伯克利分校（University of California，Berkeley）組成一個非正式小組，并提出了自己的衡量標準。

該小組由半導體研究領域的大牛組成，包括胡正明、劉子在（Tsu-Jae King Liu）和Jeffrey Bokor。其中，Jeffrey Bokor是加州大學伯克利分校的電氣工程系主任，胡正明是臺積電前CTO，劉子在是工程學院院長和英特爾董事會成員。

專家們正尋求一種能避免節(jié)點終結的度量標準。在他們看來，這個度量最重要的是不會像現在的制程命名法一樣，發(fā)展到1nm以下越趨近于0就越難命名，這意味著該數字應隨著半導體技術的進步而加大，而不是減小。同時，它還必須是簡單和準確的，與改進半導體技術的主要目的相關。

因此，他們不僅需要找出像GMT度量標準那樣，描述用于制造處理器的技術，還要考慮影響整個計算機系統(tǒng)性能的其他關鍵方面。

一臺計算機最基本的功能就是邏輯、內存以及它們之間的連接。因此，斯坦福大學著名教授、臺積電研發(fā)副總裁黃漢森（Philip Wong）與其同事選擇了這些成分的密度作為參數，分別稱為DL、DM和DC，并將這一命名方法稱為LMC度量。

其中，DL指邏輯晶體管的密度，單位是每平方毫米的設備數；DM指系統(tǒng)主存儲器的密度，單位為每平方毫米內存中系統(tǒng)主內存的密度；DC指邏輯與主存儲器之間的連接密度，單位是每平方毫米的互連數。

LMC度量法的發(fā)起者表示，在當今以數據為中心的計算時代，DL、DM和DC的改進，為計算系統(tǒng)的整體速度和能源效率做出了主要貢獻。他們繪制了歷史數據，顯示了邏輯、內存和連接增長之間的相關性，發(fā)現DL、DM和DC的平衡增長已持續(xù)了數十年。

▲LMC方法，通過表述邏輯密度（DL）、主存儲器密度（DM）以及連接它們的互連密度（DC）來獲取技術的價值。

研究人員認為，這種平衡隱含在計算機架構中，并適用于各種復雜程度的計算系統(tǒng)，包括移動設備、臺式PC甚至世界上最快的超級計算機。黃漢森談到，這種均衡的增長表明，未來將需要類似的改進。

以下則是DL、DM和DC三項數據的具體測量方法：

1、DL測量

DL可能是大家最為熟悉的一個數值，因為自第一批集成電路問世以來，人們就一直在計算芯片上的晶體管數量。據了解，迄今為止DL值最大的是一個135兆位的SRAM陣列，其使用臺積電5nm工藝制造，相當于每平方毫米封裝2.86億個晶體管。若在LMC命名法中，它的名字應為286M。

但邏輯塊比SRAM更復雜、更不統(tǒng)一、密度更低，因此僅憑SRAM來判斷這項技術可能不公平。

2017年，彼時的英特爾高級研究員Mark Bohr提出了一個使用某些普通邏輯單元加權密度的公式。該公式考察了簡單且普遍存在的雙輸入晶體管與非門，以及一種常見但更復雜的電路（稱為掃描觸發(fā)器）的單位面積晶體管數。

據了解，該方法根據小柵極和大柵極的比例對每個元素加權，以計算每平方毫米單個晶體管的結果。

AMD高級研究員Kevin Gillespie談到，AMD內部正在使用類似的測量方法。“如果一個度量標準不考慮設備的連接方式，這是不準確的?！彼f。

另一方面，Arm則放棄了單一指標測量的嘗試，而是希望從完整的處理器設計中提取電路功能塊的密度?！拔艺J為對硬件應用來說，沒有一個適合所有硬件的邏輯密度度量標準?！盇rm的相關研究人員提到。

在他看來，不同類型的芯片和系統(tǒng)的差異太大，CPU、GPU、神經網絡處理器和數字信號處理器等處理器均具有不同的邏輯和SRAM比率。

因此在最后，LMC度量法的發(fā)起者選擇不指定特定的DL測量方法，而將其留給業(yè)界討論。

2、DM測量

測量DM要更簡單一些。目前，主存儲器通常指DRAM，因為它價格便宜、耐用性高，且讀寫速度相對較快。

DRAM單元由單個晶體管組成，且它的晶體管控制著電容器的訪問。電容器主要內置于硅上方的互連層中，因此密度不僅受晶體管尺寸的影響，還受互連結構幾何形狀的影響。

LMC小組在已發(fā)表文獻中提到，現階段他們發(fā)現最高的DM值來自三星。2018年，三星詳細介紹了其DRAM技術，并將密度提高到每平方毫米2億個單元。

但值得注意的是，DRAM不一定能始終保持主存儲器的地位。目前，其他的存儲技術，如磁阻RAM、鐵電RAM、電阻RAM和相變RAM等替代存儲技術已投入商業(yè)生產，其中一部分作為嵌入式處理器本身的存儲器，另一部分則作為獨立芯片。

3、DC測量

在當下的計算系統(tǒng)中，如何在主存儲器和邏輯之間提供足夠的連接，已成為一個主要瓶頸。DC所衡量的就是處理器和內存之間的互連數，這主要通過封裝級技術實現，而非芯片制造技術。

與邏輯密度和存儲密度相比，DC在過去數十年里的發(fā)展并不穩(wěn)定。相反，隨著新封裝技術的引入和改進，它出現了離散跳躍，單裸片芯片系統(tǒng)（SoC）開始給2.5D或3D封裝的小芯片（Chiplet）集成方法讓路。

其中，使用臺積電的3D芯片堆疊技術，能使SoC每平方毫米擁有1.2萬條互連線。

但DC不一定需要將邏輯連接到單獨的存儲芯片。對某些系統(tǒng)來說，主存儲器是完全嵌入式的。例如，Cerebras Systems的大芯片完全依賴嵌入在一塊巨大硅片上的SRAM。

四、行業(yè)中各大芯片廠商的看法

英特爾CTO Michael Mayberry認為，用一個數字來描述半導體節(jié)點的先進性時代已經一去不復返。原則上，他更傾向于使用一個能全面測量的系統(tǒng)級度量法。

他希望LMC能拓展更多詳細的測量方法，包括制定要測量的數據和測量方式。例如DM值，它可能需要與其處理器所在同一芯片封裝內的存儲器相關。

但目前看來，像LMC一樣基于密度的度量法，以及像GMT那樣基于光刻技術的度量法，都離芯片代工廠和存儲芯片制造商客戶的需求相去甚遠。

AMD的Gillespie談到，每一個芯片設計都圍繞著面積密度、性能、功率和成本四個軸進行權衡，但沒有一個單獨的數字可以反映出節(jié)點的性能好壞。

“內存和存儲最重要的衡量標準仍然是單位成本。”全球第三大DRAM制造商美光科技（Micron Technologies）高級研究員兼副總裁Gurtej Singh Sandhu談到，除了內存和存儲之外，基于特定市場應用的各種性能指標也需密切考慮。

除此之外，還有一派認為目前芯片行業(yè)還不需要新的度量標準。

“這些方法只有在以晶體管縮放為主導的應用中才有用?！备窳_方德（GlobalFoundries）負責工程和質量的高級副總裁Gregg Bartlett認為，目前只有少數幾家公司在先進制程領域進行研發(fā)和生產，他們的客戶和應用數量也有限，因此新的測量方法與絕大多數半導體行業(yè)的關聯(lián)度不大。

據了解，格羅方德在2018年時宣布停止進軍7nm領域?，F階段，全球只有英特爾、三星和臺積電三家公司在追求最后幾個CMOS邏輯節(jié)點，但這三家公司卻占據了全球半導體制造領域的絕大部分市場。

在Bartlett看來，CMOS邏輯與專用技術（如嵌入式非易失性存儲器、毫米波無線電）的集成對行業(yè)的未來至關重要，而不是縮放晶體管大小。但對許多半導體消費者來說，持續(xù)縮小晶體管尺寸非常重要。

盡管出于不同的原因，LMC度量法和GMT度量法的發(fā)起者都有一種緊迫感。

對于黃漢森和LMC的支持者來說，在晶體管縮放重要性不高的時代，半導體行業(yè)需要明確自身長期發(fā)展的方向，才能招募到技術人才來共同推動行業(yè)發(fā)展。

對于Gargini和GMT的支持者來說，GMT度量法的提出是為了保持行業(yè)的正常發(fā)展。在Gargini看來，沒有度量標準的同步發(fā)展，行業(yè)的效率就會降低。“直到硅CMOS完全停止收縮，我們還有10年的時間。”他說。