導(dǎo)讀:射頻PA是通信鏈路中至關(guān)重要的器件,負(fù)責(zé)將發(fā)射鏈路中的射頻信號(hào)做最后的放大,輸送到天線(xiàn),PA往往是整個(gè)通信鏈路中功耗最大的器件之一。
一、Sub6G應(yīng)用中PA現(xiàn)狀概述
射頻PA是通信鏈路中至關(guān)重要的器件,負(fù)責(zé)將發(fā)射鏈路中的射頻信號(hào)做最后的放大,輸送到天線(xiàn),PA往往是整個(gè)通信鏈路中功耗最大的器件之一。因此射頻PA對(duì)信號(hào)的保真度以及發(fā)射效率極大地影響整個(gè)通信系統(tǒng)的質(zhì)量和功耗。如圖1(a)所示,從射頻鏈路的角度,PA將射頻信號(hào)增大100倍到1000倍(20-30dB),是一個(gè)比較容易理解的放大器模塊;如果從能量轉(zhuǎn)化的角度,把DC電源作為輸入,那么PA本質(zhì)上是一個(gè)DC-AC轉(zhuǎn)換器,并由射頻輸入作為調(diào)制,那么DC-AC的轉(zhuǎn)化效率也是該模塊的重要指標(biāo)。
圖 1(a)RFPA簡(jiǎn)圖;(b)線(xiàn)性PA和飽和PA的增益曲線(xiàn)
射頻PA可以分為飽和PA和線(xiàn)性PA兩種架構(gòu),分別對(duì)恒包絡(luò)(PAR=0dB)的調(diào)制信號(hào)(FSK,PSK,GMSK等),存在幅度調(diào)制的通信信號(hào)(QAM,ASK,OFDM,CDMA等)進(jìn)行放大。2G GSM,BLE,Zigbee等通信制式是恒包絡(luò)信號(hào),飽和PA即可滿(mǎn)足放大需求;CDMA,3G WCDMA,4G LTE,5G,WiFi4/5/6等為幅度調(diào)制的寬帶信號(hào),需要線(xiàn)性PA進(jìn)行保真放大。圖一(b)為PA的Gain vs. Pout曲線(xiàn),線(xiàn)性PA將工作在從低Pout到P1dB的整個(gè)back off區(qū)域,因此,對(duì)增益的平坦性有較高的要求,保證線(xiàn)性放大(藍(lán)色增益曲線(xiàn));而飽和PA只需要工作在飽和區(qū)域,對(duì)低于Psat的增益曲線(xiàn)平坦度沒(méi)有要求,即使back off區(qū)域的增益極不平坦,如圖1(b)虛線(xiàn)所示,也對(duì)放大無(wú)本質(zhì)影響。
CMOS工藝是集成電路中最為廣泛使用的工藝技術(shù),CMOS工藝作為摩爾定律的載體,在過(guò)去的數(shù)十年飛速發(fā)展,已經(jīng)成為最成熟普遍的工藝,基于8寸/12寸的大硅片,各大晶圓代工廠(chǎng)的產(chǎn)能豐富。因此CMOS工藝晶圓的成本相對(duì)于基于6寸晶圓的III-V族工藝要低很多(3-4倍)?,F(xiàn)代通信集成電路中,處理器,基帶以及射頻收發(fā)機(jī)等模塊均已使用CMOS工藝量產(chǎn)數(shù)十年;然而由于射頻PA對(duì)功率等級(jí)、線(xiàn)性度、效率、頻率響應(yīng)等特殊的要求,以及其相對(duì)收發(fā)鏈路中其他模擬射頻器件較弱的電路復(fù)雜性,大部分的應(yīng)用仍然使用分立的III-V族工藝實(shí)現(xiàn),尤其是GaAs工藝。2000年以來(lái),大批工程師、科學(xué)家對(duì)CMOS PA進(jìn)行了大量的研究和產(chǎn)品化。表一歸納總結(jié)了目前Sub 6G應(yīng)用的量產(chǎn)產(chǎn)品中,不同工藝對(duì)射頻PA的實(shí)現(xiàn)和覆蓋;圖二總結(jié)了不同應(yīng)用中對(duì)Psat功率等級(jí)的要求以及目前使用的工藝路線(xiàn)。
對(duì)表1和圖2的分析可以得出以下結(jié)論:
1. 集成于SoC的CMOS PA 最大Psat功率等級(jí)在28dBm左右,主要應(yīng)用于小無(wú)線(xiàn)物聯(lián)網(wǎng)(WiFi/藍(lán)牙/Zigbee等各類(lèi)局域IoT)以及窄帶蜂窩物聯(lián)網(wǎng)(NB-IoT);
2. CMOS工藝實(shí)現(xiàn)用于2G的飽和PA,Psat可達(dá)2W以上(33-35dBm);
3. GaAs 線(xiàn)性PA主要在Psat 30-36dBm的應(yīng)用中占領(lǐng)大量市場(chǎng);
4. Psat超過(guò)1W的線(xiàn)性CMOS PA只曇花一現(xiàn)于3G時(shí)代,并在4G多頻線(xiàn)性PA的產(chǎn)業(yè)鏈中銷(xiāo)聲匿跡;
5. Psat超過(guò)36dBm的應(yīng)用,LDMOS和GaN開(kāi)始成為主流。
表 1Sub6G應(yīng)用中PA功率等級(jí)及工藝使用現(xiàn)狀
圖 2不同應(yīng)用中對(duì)PA的Psat等級(jí)以及工藝現(xiàn)狀
二、CMOSPA優(yōu)劣勢(shì)概述
CMOSPA相較于GaAs等III-V族PA的優(yōu)勢(shì):
01 集成度
GaAs PA往往需要多顆工藝不同的Die的合封(SiP)來(lái)實(shí)現(xiàn)邏輯控制,開(kāi)關(guān)切換,功率功放,接收放大(FEM)等多種射頻前端的功能,結(jié)構(gòu)復(fù)雜,成本高昂。分立的PA或者FEM有機(jī)會(huì)通過(guò)單一CMOS工藝的Die實(shí)現(xiàn)上述全部功能,在一致性,封裝可靠性,以及成本上實(shí)現(xiàn)很大的優(yōu)化和提升。在可集成于SoC的CMOS PA中,很多冗余電路(輸入匹配、差分/單端轉(zhuǎn)換、去耦電容等)可以得到消除或簡(jiǎn)化,使得成本和一致性進(jìn)一步提升;然而SoC的CMOS PA也面臨很多挑戰(zhàn),比如大功率射頻信號(hào)干擾SoC本振、電源/地大幅度波動(dòng)、散熱等,這些系統(tǒng)性困難點(diǎn)的引入都導(dǎo)致集成的CMOS PA很難達(dá)到較高的Psat。
02 成本
成本是CMOS工藝最大的優(yōu)勢(shì)之一,一張12英寸的CMOS晶圓的成本往往與6寸的GaAs晶圓價(jià)格相當(dāng),面積則是4倍。CMOS工藝是最主流的集成電路制程,供應(yīng)鏈和產(chǎn)能豐富,這也是成本方面有巨大優(yōu)勢(shì)的原因之一。
03 器件特性
CMOS工藝在器件特性的優(yōu)勢(shì)并不多,主要體現(xiàn)在漏電流低和導(dǎo)熱性好兩點(diǎn)。CMOS工藝是天生為數(shù)字電路而生的開(kāi)關(guān)器件,在關(guān)斷模式下漏電很低,比GaAs器件有數(shù)量級(jí)的優(yōu)勢(shì)。如圖3所示,Si的熱導(dǎo)率是GaAs的3倍,在熱性能方面優(yōu)勢(shì)明顯,散熱特性對(duì)大功率等級(jí)的PA以及效率的影響很大,但是在36dBm以下的功率等級(jí)中差異并不特別明顯。因此這兩點(diǎn)的器件優(yōu)勢(shì)在4W以下的PA應(yīng)用中優(yōu)先級(jí)不高。
04 設(shè)計(jì)靈活性
CMOS工藝的開(kāi)關(guān)特性和豐富的器件種類(lèi)為設(shè)計(jì)師帶來(lái)了無(wú)限的創(chuàng)造空間,二十多年來(lái),工業(yè)界和學(xué)術(shù)界不遺余力地在CMOS PA的設(shè)計(jì)上貢獻(xiàn)智慧:模擬/數(shù)字預(yù)失真技術(shù)、數(shù)字PA技術(shù)、負(fù)載牽引技術(shù)、數(shù)字校準(zhǔn)技術(shù)等等,都可以為CMOS器件的劣勢(shì)補(bǔ)上短板,并帶來(lái)更多的靈活性、可配性和一致性的提升。
圖 3Si,GaAs,GaN材料參數(shù)比較
CMOS PA相較于GaAs PA的劣勢(shì):
01 電流密度
Gm/I是PA相當(dāng)重要的指標(biāo),表征了同樣的電流密度下的增益水平。由圖3所示,GaAs的電子遷移率比Si高出很多,因此HBT器件相較CMOS器件的電流密度也要高出很多,因此達(dá)到相當(dāng)?shù)脑鲆?,往往需要更大的CMOS器件或者更多的級(jí)聯(lián)才能匹配到GaAs PA的水平。不過(guò)這并不是影響PA設(shè)計(jì)最關(guān)鍵的一環(huán),因?yàn)镃MOS器件大小的選擇往往不是受限于增益,而是受限于漏端的寄生電阻。
02 Vknee電壓和效率
如圖4示例的(a),(b)所示,GaAsHBT的I-Vcurve表現(xiàn)出很低的Vknee電壓,在CMOS器件中隨著Vds平緩增加的電流,導(dǎo)致了較高的Vknee電壓。這種特性使得CMOS PA 的Vd擺不到底(gnd),而此時(shí)的Id又較高,Pdiss=VdxId相較GaAs器件要大很多,如圖4(c)紅色部分所示,這使得在飽和功率下,PA的效率大打折扣。從另一個(gè)角度看,這體現(xiàn)出CMOS管子的源漏寄生電阻比較大,更大的器件可以減小該電阻;該電阻也決定了輸出匹配后PA的最大輸出功率,當(dāng)從50 Ohm 匹配回來(lái)的阻抗與該寄生電阻相當(dāng)時(shí),一大部分的輸出功率被該寄生電阻分壓,導(dǎo)致功率輸出不到負(fù)載,效率極差。然而,由于線(xiàn)性PA的工作點(diǎn)并非Psat區(qū)域,而在back-off回退區(qū)域,CMOS管子Drain上的電壓擺幅真正觸及到Vknee的概率是相對(duì)不大的,因此Vknee電壓高對(duì)回退效率的影響有限,不構(gòu)成CMOS PA的線(xiàn)性回退效率過(guò)于低下。
圖 4(a) HBT器件的Icvs. Vce; (b) CMOS 器件的Id vs. Vds; (c) PA的Vd/Vc 和Id/Ic的時(shí)域波形
03 擊穿電壓(BV) vs 截止頻率(ft)
CMOS工藝的頻率響應(yīng)和工藝節(jié)點(diǎn)強(qiáng)相關(guān),PA一般工作在ft十分之一的頻率比較容易實(shí)現(xiàn)設(shè)計(jì)。GaAs HBT的ft在40G左右,比較適用于sub 6G以下的大部分應(yīng)用;0.35um的CMOS器件ft在26G左右,45nm的器件可以達(dá)到超過(guò)200G的ft,因此可以觸及毫米波的應(yīng)用場(chǎng)景,22nm更是可以達(dá)到接近500G的截止頻率。因此CMOS工藝隨著工藝節(jié)點(diǎn)的降低,可以工作在極高的頻率,最大的硬傷和痛點(diǎn)在擊穿電壓。
CMOS器件的擊穿機(jī)制大類(lèi)分為四類(lèi):
A.HCI(HotCarrierInjection)
B.TDDB(TimeDependentDielectricBreakdown)
C.Punch-through
D.Drain-BulkBreakdown
關(guān)于CMOS器件擊穿機(jī)制我們另起篇幅詳細(xì)討論。表2總結(jié)了GaAs HBT器件和各類(lèi)CMOS器件的BV vs.ft
表 2GaAsHBT器件和各類(lèi)CMOS器件的BVvs. ft
04 非線(xiàn)性
CMOS器件大部分的非線(xiàn)性來(lái)自于柵極電容隨電壓變化的改變,圖5表征了CGS和CGD隨VGS的變化。線(xiàn)性CMOS PA的靜態(tài)偏置往往處在管子的飽和區(qū),隨著VGS的升高,VDS下降,管子慢慢進(jìn)入線(xiàn)性區(qū),直到VGS降至晶體管的截至區(qū)域。由圖5可見(jiàn),柵極電容的容值變化很大,尤其是從截止區(qū)往飽和區(qū)變化的區(qū)間,CGS快速變大,這對(duì)柵極充放電的線(xiàn)性度產(chǎn)生巨大影響。由于CMOS器件的電流密度小以及漏極寄生電阻大,輸出超過(guò)瓦級(jí)的功率需要很大尺寸的場(chǎng)效應(yīng)管,這便直接造成非線(xiàn)性的加劇。然而CMOS工藝提供了豐富種類(lèi)的器件,以及靈活的設(shè)計(jì)性,通過(guò)巧妙的電路設(shè)計(jì),可以通過(guò)模擬和數(shù)字的方式補(bǔ)償晶體管本身的非線(xiàn)性,這也是CMOS PA設(shè)計(jì)最重要的課題之一。
圖 5CMOS柵極電容與VGS以及工作區(qū)域的關(guān)系
對(duì)于CMOS器件優(yōu)劣勢(shì)的分析,可以得出結(jié)論,CMOS器件對(duì)于PA設(shè)計(jì)最大的問(wèn)題來(lái)自于擊穿電壓低和線(xiàn)性度差,效率和電流密度的劣勢(shì)對(duì)線(xiàn)性PA設(shè)計(jì)的影響相對(duì)較弱。因此線(xiàn)性CMOS PA的設(shè)計(jì)主要考慮如何提高擊穿電壓以及補(bǔ)償器件自身的非線(xiàn)性。
三、Common-Source vs. Cascode
Common-Source架構(gòu)的CMOS PA和HBT的架構(gòu)類(lèi)似,其非線(xiàn)性實(shí)際上并非特別棘手到難以處理,主要問(wèn)題在于無(wú)法承受太高的電源電壓。舉例,即使是3.3V的CMOS器件,由表2推出電源電壓最高在2.5V左右(BV的一半,考慮RF 擺幅),單端的阻抗匹配需要到3 Ohm以下,考慮到CMOS器件的漏極寄生電阻加上阻抗匹配網(wǎng)絡(luò)的寄生電阻,這樣等級(jí)匹配阻抗的實(shí)現(xiàn)是相當(dāng)困難的。由于更高的電源電壓可以在Cascode架構(gòu)中安全使用,因此在CMOS PA的設(shè)計(jì)中,Cascode架構(gòu)被廣泛使用,并在飽和PA的量產(chǎn)中獲得成功。然而在線(xiàn)性PA的設(shè)計(jì)中,Cascode架構(gòu)有其先天的缺陷:圖6描述了Cascode架構(gòu)引入額外非線(xiàn)性的機(jī)制:Vd1電壓上升時(shí),CG管子截至,Vd1上升緩慢;Vd1電壓下降時(shí),CG管子打開(kāi),Vd1快速下降,這便引入了3次諧波。而Vgbias限制的電壓headroom引入了二次諧波。這些非線(xiàn)性還會(huì)導(dǎo)致PA的增益曲線(xiàn)緩慢下降而造成很差的AM-AM。有工程方法可以在CG管子的柵極加入電阻,用bootstrap的方法實(shí)現(xiàn)一種偽Cascode架構(gòu),這種方法可以緩解Vd1的擺幅問(wèn)題,然而將會(huì)引入不可預(yù)測(cè)的穩(wěn)定性以及可靠性問(wèn)題。這些可靠性和線(xiàn)性度的trade-off都是實(shí)現(xiàn)高功率線(xiàn)性CMOS PA的巨大挑戰(zhàn)!更多克服擊穿電壓和線(xiàn)性度的PA設(shè)計(jì)方法將在我司其他技術(shù)文章中著重討論。
圖 6(a) CommonSource架構(gòu)PA; (b) Cascode架構(gòu)PA;
(c) Cascode PA的非線(xiàn)性機(jī)制
四、地芯科技成功研發(fā)瓦級(jí)線(xiàn)性CMOS PA
通過(guò)對(duì)擊穿電壓和線(xiàn)性度的綜合考量,地芯科技以創(chuàng)新的設(shè)計(jì)架構(gòu),成功設(shè)計(jì)出如下性能的線(xiàn)性CMOS PA。性能如圖7所示,3.4V的電源電壓下,在CMOS工藝難以企及的2.5G高頻段,該CMOS PA可輸出32dBm的飽和功率,效率接近50%;在LTE10M 12RB的調(diào)制方式下,-38dBc UTRA ACLR的線(xiàn)性功率可達(dá)27.5dBbm(MPR0),F(xiàn)OM值接近70,比肩GaAs工藝的線(xiàn)性PA。如圖8所示,在4.5V的電源電壓下,Psat更是逼近34dBm,并在Psat下通過(guò)了VSWR 1:10的SOA可靠性測(cè)試。該設(shè)計(jì)成功攻克了CMOS PA可靠性和線(xiàn)性度的主要矛盾,成果預(yù)示了線(xiàn)性CMOS PA進(jìn)入Psat為30-36dBm主流市場(chǎng)的可能性。
地芯科技的創(chuàng)始團(tuán)隊(duì)深耕線(xiàn)性CMOS PA技術(shù)十多年,成功解決世界級(jí)難題,全球范圍內(nèi)率先量產(chǎn)支持4G的線(xiàn)性CMOS PA。地芯科技自成立以來(lái),在過(guò)往的經(jīng)驗(yàn)基礎(chǔ)上開(kāi)拓創(chuàng)新,發(fā)明了一系列線(xiàn)性CMOS PA技術(shù),將使得CMOS 工藝的PA進(jìn)入主流射頻前端市場(chǎng)成為可能。
圖 7地芯CMOSPAHB性能(Vcc=3.4V)
圖 8地芯CMOSPAHB性能(Vcc=4.5V)